与传统的 die-to-die 堆叠分歧
，逻辑折叠并非将粗粒度的？椴鸱值蕉嗫樾玖＝卸训
，而是在设计阶段就把统一？槟诓康穆呒
，细化到尺度单元级
，散布到垂直堆叠的多层晶圆上
，通过微米 / 亚微米级 face-to-face 混合键合在垂直方向直接买通关键蹊径。 这一设计范式对 EDA 工具提出了新的要求。传统的 2D 设计流程
，甚植轮行的“赝 3D”（pseudo-3D）设计流程
，即综合后每个？楸灰淮涡浴岸に馈钡侥骋黄 die
，再用 2D EDA 工具逐片实现
，都已不及以阐扬其潜力。 要真正承载逻辑折叠
，物理设计实现必须在齐全的三维空间中搜索
，？槟诨帧⒖ die 互连与垂直热蹊径优化应在统一个优化框架下协同求解。这正是“真 3D”（true-3D）EDA 工具的主题要义。 其一
，划分粒度。赝 3D 以整个？槲钣椎ピ环值侥骋黄 die
，？槟诓康乃谐叨鹊ピ厝晃挥谕骋黄 die；真 3D 则支持？槟谧杂苫
，统一？槟诘某叨鹊ピ芄槐簧⒉嫉椒制 die
，设计空间更大。其二
，优化空间。赝 3D 在每片 die 上各行其是优化
，大量复用传统 2D 芯片的 EDA 工具
，不允许跨 die 逻辑变换、移动等操作。真 3D 则将多 die 构建的整体空间作为设计空间
，各设计阶段均在齐全的三维设计空间中进行搜索和寻优
，不限度跨 die 逻辑变换、移动等操作。 IT之家从布告获悉
，萦绕逻辑折叠所需的“真 3D”能力
，北京大学团队构建了有关物理实现 EDA 工具原型
，覆盖布局规划和布局两个阶段
，并通过 GPU 加快支持千万级事俘规模。在技术层面
，该工具将跨 die 线长、混合键合端子数量与垂直热蹊径纳入统一的可微优化框架
，使尺度单元可能在三维空间中协同搁置
，而不是被预先固定到某一片 die；混合键合端子用量作为优化变量自动决策
，可在线长与跨 die 衔接开销之间获得平衡。 团队的工具已在开源工业级设计上实现系统验证
，事俘规模从约 100 万覆盖到约 2470 万。相比当前最具代表性的赝 3D 设计流程
，物理实现指标方面获得了均匀约 30% 的线长缩减、约 6% 的 WNS 改善与约 12% 的 TNS 改善；热感知方面
，启用结合优化后峰值温度均匀降落 3% 以上
，线长险些无损。以上了局的算法细节与齐全了局将于近期颁发。 “真 3D 集成”及“真 3D 芯片设计”步骤学是北京大学集成电路学院 / 微纳电子器件与集成技术全国沉点尝试室持久布局的方向。在 EDA 方面
，该团队已经研发了真 3D 时序分析引擎、布局规划引擎、布局引擎等。面向逻辑折叠及更广义的 3D-IC 设计需要
，团队未来将扩大至多 die 堆叠及复杂 3D 集成场景
，钻研异构工艺节点下的真 3D 设计步骤学
，成立急剧 PPA 评估与协同优化能力。